Интегральные микросхемы синхронной динамической памяти.

↑

▷ Содержание

Стр 1 из 10Следующая ⇒

Интегральные микросхемы синхронной динамической памяти.

Все сигналы стробируются по положитель-ному перепаду синхроимпульсов. Комби-нация управляющих сигналов в каждом такте кодирует определённую команду. С помощью этих команд организуется та же последовательность внутренних сигналов RAS и CAS.

SD RAM (Synchronous DRAM).

Быстродействующая синхронная динами-ческая память, работающая на частоте сис-темной шины 66, 100, 133 МГц.

Лучший пакетный цикл 5-1-1-1.

SD RAM отличается использованием пос-тоянно присутствующего сигнала тактовой f системной шины. Это позволяет создавать внутри МС высокопроизводительный кон-вейер на основе ячеек DRAM со временем доступа 50-70 нс. Конвейерная адресация позволяет инициировать очередной цикл обращения до завершения предыдущего.

Все входные сигналы считаются действи-тельными во время положительного пере-пада тактового сигнала Clock.

Текущая команда определяется комбина- цией сигналов на входах при низком уров- не сигнала на входе CS.

Первые данные пакета появляются через определенное кол-во тактов после коман- ды. Это число называется Cas Latency (CL).

SD RAM – устройство с программируемы- ми параметрами.

Длина пакетного цикла 1, 2, 4, 8 или 256 элементов.

Задержка данных (кол-во тактов) относи-тельно команды чтения программируется для оптимального согласования быстроде-йствия памяти с частотой системной шины.

DDR SDRAM (Dual Data Rate).

Синхронная динамическая ОП с двойной скоростью передачи данных. Память осу-ществляет пересылку данных два раза за такт. Сигнал синхронизации подается по дифференциальной форме по 2 ^ум линиям Clock и Clock#.

Clock

Clock#

пересылка данных

Частота системной шины 100, 133, 166, 200, 216, 250, 266 МГц.

По стандарту JEDEC микросхемы обозна-чаются как DDR 200 (f=100 МГц), DDR 256 (f=133 МГц).

DDR2 SDRAM.

Обмен данными происходит также на уд-военной частоте синхронизации. Микрос-хемы DDR2 с f 200, 266, 333, 400 МГц по стандарту обозначаются DDR2-400, DDR2-532 и т.д.

МС имеют внутренние резисторы – терми-наторы, подключенные к линиям данных и всем сигнальным линиям, работающих на удвоенной частоте. Эти терминаторы упра-вляются через внешний вход ODT и внут-ренний регистр режима.

Назначение терминаторов: улучшение ка-чества сигналов, передаваемых на высоких частотах.

При инициализации микросхем выбирается сопротивление терминаторов: 75 Ом, 150 Ом, отключено.

Длина пакетного цикла – 4 передачи.

Запоминающий элемент работает на f в 4 раза < f передачи данных (в 2 раза < так-товой f).

Однако, разрядность ячейки в 4 раза >, чем разрядность данных МС.

Такое решение обеспечивает высокую ско-рость передачи, а понижение f ядра – сни-жение потребляемой мощности.

RD RAM (RAM Bus DRAM).

Синхронная память, обеспечивающая 2 передачи данных в такте на частотах сис-темной шины 400, 800 МГц.

Разрядность шины данных 16 бит.

Подсистема памяти состоит из контролле- ра ОП, канала и ИМС памяти. На канале может быть установлено до 32 ИМС.

RD RAM применяют в ячейке памяти с временем доступа 32-53 нс.

Интерфейс имеет малый размах сигнала.

U⁰_вых=1.8 В, U¹_вых=1 В.

контроллер канал

ОП

Банк памяти.

Банк – минимальное количество памяти, которое адресует процессор за один раз, что соответствует разрядности шины дан- ных микропроцессора.

Необходимо обеспечить равенство шины данных МП и разрядности ячейки ОП.

Модули ОП в банке устанавливаются для того, чтобы увеличить разрядность ячейки.

Модули в банке работают одновременно, поэтому должны быть абсолютно одина- ковыми.

Задание: SIMM 2М*36. Организация 2М*4. ШД МП 64. Максимальное кол-во адресов, формируемое контроллером ОП 8 М.

1)Кол-во ИМС на модуле.

Организация SIMM 2 М * 36.

ИМС 2 М * 4

36/4=9 штук.

2)Размер банка по определению банка.

ШД МП 8 Байт.

3)Max. кол-во модулей. Объем ОП.

ШД МП / разрядность ячейки модуля = = 64/32 = 2 модуля.

Емкость модулей * кол-во модулей = = (2М*4Б)*2 = 16 МБ – объем ОП.

4)Кол-во банков.

Max. кол-во адресов ОП / кол-во адресов в банке = 8М / 2М = 4.

5)Max. кол-во модулей. Емкость.

Кол-во банков * кол-во модулей в банке = = 4 * 2 = 8 модулей.

2М*4Б 2М*4Б 0–2М-1

2М*8Б банк 0

4М*8Б

6М*8Б 2М*4Б 2М*4Б 2М–4М-1

8М*8Б 2М*8Б банк 1

2М*4Б 2М*4Б 4М–6М-1

2М*8Б банк 2

2М*4Б 2М*4Б 6М–8М-1

2М*8Б банк 3

Емкость = 8 МБ * 8 = 64 МБ.

6)Кол-во слотов.

8 слотов.

7)Используется контроль?

Да – 32+4 контрольных бит = 36.

Перепрограммируемые ПЗУ.

Записывать инф-цию можно многократно от 100 до 10000 раз. Это св-во обеспечено применением ЗЭ со свойствами управля-емых “перемычек”, функции которых выполняют транзисторы со структурой МНОП (металнитриткремний окисел Полупроводник) и транзисторы n-МОП с плавающим затвором с использованием механизма лавинной инжекции заряда (ЛИЗМОП).

ПЗУ делятся на 2 группы:

1)РПЗУ с записью и стиранием электриче-скими сигналами. ЗЭ – МНОП, ЛИЗМОП (на УГО – EEPROM, на корпусе ИМС РР).

2)РПЗУ с записью электрическими сигна-лами и стиранием ультрафиолетовым об-лучением (на УГО EPROM, на корпусе РФ).

В маркировке 27… - многократно програ-ммируемые ПЗУ.

* ЗЭ МНОП. Слой нитрида кремния имеет св-во сохранять электрический заряд, ко-торый создается, когда на затвор транзи-стора подается высоковольтный (12,5 В) программирующий импульс.

Под затвором накапливаются электроны. Это состояние ЗЭ соответствует логичес- кой 1.

Гарантированное время сохранения инфо-рмации – 10 лет.

Для стирания инф-ции необходимо подать на затвор импульс отрицательной поляр-ности.

* ЗЭ ЛИЗМОП. Имеют 2 затвора: один – уп-равляющий, другой – представляет собой подзатворную проводящую область – метал.

В режиме программирования на управляю-щий затвор, сток и исток подается импульс положительной полярности 12,5 В. Возни-кает процесс лавинного размножения но-сителей, и часть электронов инжектирует- ся на плавающий затвор, что соответствует записи нуля.

Стирание инф-ции осуществляется элект-рическими сигналами, либо от источника ультрафиолетового излучения. Для этого имеются стеклянные окошки.

После программирования эти окошки зак-леивают для предотвращения стирания под действием солнечного и люминесцентного излучения.

Для стирания можно использовать обыч- ную медицинскую лампу на расстоянии 10 см. Время стирания 5 минут. Стирание пе-реводит все разряды в единичное состояние.

Пример: HL1

D0 378h D0 Q0

HL2

D1 D1 Q1

D2 D2 HL3

Q2

D3 D3 HL4

D4 D4 Q3

HL5

D5 D5 Q4

D6 D6 HL6

Q5

D7 D7 HL7

[0] STROBE И С Q6

[2] INIT П HL8

R Q7

37Ah

+ 5 В

[3] ERROR П SB1

[4] SLCT П SB2

PE П SB3

[5]

[6] ACK П SB4

BUSY И SB5

[7]

Проверить исправность светодиодов. Ожи- дание нажатия кнопок SB1 и SB2. Обеспе- чить формирование и индикацию двоично- го кода, соответствующего сумме номеров нажатых клавиш.

7 6 5 4 3 2 1 0

0 0 0 0 0 R 0 C

0 0 0 0 0 0 0 1

0 0 0 0 0 1 0 1

0 0 0 0 0 1 0 0

;гашение светодиодов

mov DX, 37Ah

mov AL, 00000001b

out DX, AL; R=0, C=0

;зажигание светодиодов

mov DX, 378h

mov AL, 11111111b

out DX, AL; D7-D0 = FFh

mov DX, 37Ah

mov AL, 00000100b

out DX, AL; светодиоды горят

;ожидание нажатия любой клавиши

mov AH, 01

int 21h

;гашение светодиодов

mov DX, 37Ah

mov AL, 00000001b

out DX, AL; R=0, C=0

mov AL, 00000101b

out DX, AL; R=1, C=0

;ожидание нажатия кнопок SB1, SB2

mov DX, 379h

A: in AL, DX

cmp AL, 01100000b; (AL) – 01100000

устанавливаются флаги; если нажаты 00000000b, Z=1

jnz A; перейти на метку А, если Z=0

;зажигание диодов HL1, HL2

mov DX, 378h

mov AL, 0000011b

out DX, AL

mov DX, 378h; адрес регистра управления

mov AL, 00000100b

out DX, AL; C

mov AL, 00000101b

out DX, AL

mov AH, 4Ch

int 21h END

48.Последовательный порт. Интерфейс RS-232C. Основные характеристики. Формат данных. Разъемы. Регистры и их адреса.

*Скорость обмена низкая.

*Длина и тип линии связи с компьютером: до 15 м, одиночный провод.

*Формат и разрядность данных: последовательный, 5-8 бит.

*Кол-во ус-тв, подключаемых к компу: 1.

*Нужен внешний источник питания.

RS-232C предназначен для подключения к компьютеру стандартных устройств (при- нтер, сканер, модем, мышь и т.д.), а также для связи компьютеров между собой.

Интерфейс имеет 25-контактный разъем (DB25P) или 9-контактный разъем (DBYP).

Назначение контактов:

стоповые бит че- 8 бит данных старто-

биты тности вый бит

Данные 5, 6, 7 или 8 бит сопровождаются стартовыми битами.

Получив стартовый бит, приемник выбира- ет из линии биты данных через определен- ные интервалы времени.

Длительность знака места в последовате- льном коде соответствует периоду такто- вой частоты генератора.

Очень важно, чтобы тактовые частоты приемника и передатчика были одинако- вы. Допустимое расхождение ± 10%.

Скорость передачи по RS-232C может вы- бираться из ряда: 110, 150, 300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200 бит/с.

Сигналы передаются специально выбран- ными уровнями, обеспечивающими высо- кую помехозащищенность связи.

Используется отрицательная логика. Логи- ческой 1 соответствует низкий уровень, 0 – высокий.

Регистроы COM-порта.

1)Порт 3F8h. 2)Порт 379h. 3)Порт 3FAh.

4)Порт 3FBh. 5)Порт 3FCh. 6)Порт 3FDh.

7)Порт 3FEh.

Назначение микропроцессора.

Процессор – ус-во, выполняющее команды программы и осуществляющее процесс об-работки данных.

Процессор дешифрирует и выполняет ко-манды программы. Организует обращение к внутренней памяти (ОП, ПП), восприни-мает и обрабатывает прерывания. Проц. осуществляет управление взаимодействия всех устройств, входящих в состав ЭВМ.

Типы данных. Целые числа.

1) Целые данные без знака.

– формат “ байт без знака ”.

Структура

7 6 5 4 3 2 1 0

0–255

Диапазон 0–2ⁿ-1

– формат “ слово без знака ”.

Структура

15 0

0–65535

Диапазон: 0–2ⁿ-1 =

= 65536-1

0–2³²-1

Диапазон: 0–2ⁿ-1

2) Целые данные со знаком.

Представление таких данных и выполнение операций производится в ДК. Под знак отводится старший разряд, “+” кодируется 0, “-“ – 1.

– формат “ байт со знаком ”.

Структура

7 6 5 4 3 2 1 0

Диапазон: -2^n-1–2^n-1-1

-2^8-1 – 2^8-1-1 -128–127

– формат “ слово со знаком ” (целое слово).

Структура

15 14 0

Диапазон: -2^16-1 – 2^16-1-1

-32768 – 32767

– формат “двойное слово” (короткое целое число).

Структура

31 30 0

Диапазон: -2^32-1 – 2^32-1-1

– формат “длинное целое число”.

Структура

63 62 0

Диапазон: -2^64-1 – 2^64-1-1

Целые числа обрабатываются централь- ным процессором CPU.

Пример:

-202 зн 16 8 4 2 1

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 ПК

1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 ОК

⁺ 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

1 1 1 1 1 1 1 1 0 0 1 1 0 1 1 0 ДК

Циклы магистрали МП.

1) _{регист.регист.}

MOV AL, BL

_{выборка}

^{команды}

2) _{регистр. прямая}

MOV AL, AS

_{выборка чтение из}

^{команды памяти}

M/IO# = 1, D/C = 1, W/R# = 0

3) _{прям. регист.}

MOV AM, BL

_{выборка запись в}

^{команды память}

4)

OUT 20h, AL

_{выборка запись в}

^{команды порт}

M/IO# = 0, D/C# = 1, W/R# = 1

5)

INC A; (A):=(A)+1

_{выборка чтение из запись в}

^{команды памяти память}

Протокол обмана МП:

T1 T2 T1 T2

T_i

clock

A31-A0

M/IO#,D/C#

ADS#

W/R#

READY#

D31-D0 дан-

ные

цикл в МП цикл

чтения записи

74.Цикл МП “Захват магистрали”.

Активный сигнал на входе Hold VG гово- рит о том, что некое активное устройство просит МП передать ему управление ма-гистралью. В ответ, после завершения текущего цикла магистрали, МП перево- дит свои выходы в высокоимпедансное состояние и формирует сигнал подтвер-ждения на выходе HLDA.

Интегральные микросхемы синхронной динамической памяти.

Все сигналы стробируются по положитель-ному перепаду синхроимпульсов. Комби-нация управляющих сигналов в каждом такте кодирует определённую команду. С помощью этих команд организуется та же последовательность внутренних сигналов RAS и CAS.

SD RAM (Synchronous DRAM).

Быстродействующая синхронная динами-ческая память, работающая на частоте сис-темной шины 66, 100, 133 МГц.

Лучший пакетный цикл 5-1-1-1.

SD RAM отличается использованием пос-тоянно присутствующего сигнала тактовой f системной шины. Это позволяет создавать внутри МС высокопроизводительный кон-вейер на основе ячеек DRAM со временем доступа 50-70 нс. Конвейерная адресация позволяет инициировать очередной цикл обращения до завершения предыдущего.

Все входные сигналы считаются действи-тельными во время положительного пере-пада тактового сигнала Clock.

Текущая команда определяется комбина- цией сигналов на входах при низком уров- не сигнала на входе CS.

Первые данные пакета появляются через определенное кол-во тактов после коман- ды. Это число называется Cas Latency (CL).

SD RAM – устройство с программируемы- ми параметрами.

Длина пакетного цикла 1, 2, 4, 8 или 256 элементов.

Задержка данных (кол-во тактов) относи-тельно команды чтения программируется для оптимального согласования быстроде-йствия памяти с частотой системной шины.

DDR SDRAM (Dual Data Rate).

Синхронная динамическая ОП с двойной скоростью передачи данных. Память осу-ществляет пересылку данных два раза за такт. Сигнал синхронизации подается по дифференциальной форме по 2 ^ум линиям Clock и Clock#.

Clock

Clock#

пересылка данных

Частота системной шины 100, 133, 166, 200, 216, 250, 266 МГц.

По стандарту JEDEC микросхемы обозна-чаются как DDR 200 (f=100 МГц), DDR 256 (f=133 МГц).

DDR2 SDRAM.

Обмен данными происходит также на уд-военной частоте синхронизации. Микрос-хемы DDR2 с f 200, 266, 333, 400 МГц по стандарту обозначаются DDR2-400, DDR2-532 и т.д.

МС имеют внутренние резисторы – терми-наторы, подключенные к линиям данных и всем сигнальным линиям, работающих на удвоенной частоте. Эти терминаторы упра-вляются через внешний вход ODT и внут-ренний регистр режима.

Назначение терминаторов: улучшение ка-чества сигналов, передаваемых на высоких частотах.

При инициализации микросхем выбирается сопротивление терминаторов: 75 Ом, 150 Ом, отключено.

Длина пакетного цикла – 4 передачи.

Запоминающий элемент работает на f в 4 раза < f передачи данных (в 2 раза < так-товой f).

Однако, разрядность ячейки в 4 раза >, чем разрядность данных МС.

Такое решение обеспечивает высокую ско-рость передачи, а понижение f ядра – сни-жение потребляемой мощности.

RD RAM (RAM Bus DRAM).

Синхронная память, обеспечивающая 2 передачи данных в такте на частотах сис-темной шины 400, 800 МГц.

Разрядность шины данных 16 бит.

Подсистема памяти состоит из контролле- ра ОП, канала и ИМС памяти. На канале может быть установлено до 32 ИМС.

RD RAM применяют в ячейке памяти с временем доступа 32-53 нс.

Интерфейс имеет малый размах сигнала.

U⁰_вых=1.8 В, U¹_вых=1 В.

контроллер канал

ОП

Познавательные статьи:



Алгоритмические операторы Matlab

Конструирование и порядок расчёта дорожной одежды

Исследования учёных: почему помогают молитвы?

Почему терпят неудачу многие предприниматели?