Программируемый контроллер прямого доступа к памяти (КПДП)

↑

▷ Содержание

⇐ ПредыдущаяСтр 5 из 9Следующая ⇒

Реализуется в виде отдельной БИС КР580ВТ57 (КР580ИК57), К1810ВТ37, I8257 и т.д.

КР580ИК57 представляет собой БИС четырехканального программируемого контроллера. ПДП реализует запросы от четырех периферийных устройств и производит счет циклов прямого доступа к памяти каждого канала.

Структурная схема КР580ИК57:

СПЗ - схема приема запросов, предназначена для приема несинхронных сигналов запросов на организацию прямого доступа к памяти от четырех устройств, а также выдачи ответных сигналов подтверждения. Каждый из четырех каналов связан с КПДП отдельными линиями запросов и подтверждения прямого доступа. Выдача ответного сигнала подтверждения для соответствующего канала происходит в зависимости от его приоритета.

ВЗУ - внутреннее запоминающее устройство, предназначено для хранения начального адреса и числа циклов ПД для каждого канала в 16-разрядных регистрах адреса РгА и циклов РгЦ соответственно (на рисунке не показаны). РгА загружается адресом первой ячейки памяти, к которой должно быть обращение. Младшие 14 разрядов РгЦ указывают число циклов ПД (минус один) до конца счета (до появления сигнала КС). Разряды 14-й и 15-й РгС указывают на вид обмена данными при ПД.

В блоке ВЗУ происходит формирование массива адресов инкрементированием текущего адреса. Младший байт адреса А7...А0 помещается в буфер адреса БА, старший байт (А15...А8} - на буфер данных БД. Старший байт адреса должен быть защелкнут во внешнем регистре по сигналу СтрА.

БД - буфер данных, представляет собой 8-разрядное устройство, обеспечивающее двунаправленный обмен информацией между БИС и системной шиной данных. Информация, поступающая на БД с системной шины данных, передается в регистр установки режимов (PrP) либо в ВЗУ. С внутренней шины данных на БД, поступает информация о регистрах адреса, количестве циклов, состоянии БИС.

БА - буфер адреса, предназначен для приема и выдачи адреса памяти либо одного из внутренних регистров схемы. БА разделен на две части. Адресные линии А0...А3 в состоянии программирования указывают номер регистра, инициализированного для обмена. При обслуживании циклов ПД эти линии являются входными и по ним передаются четыре младших разряда адреса памяти.

Адресные линии А4...А7 - всегда выходные. Информация на них соответствует разрядам генерируемого адреса памяти.

УУ - устройство управления, управляет последовательностью операций в течение циклов ПД.

СВС - схема выработки сигналов Запись-Чтение, осуществляет прием, формирование и выдачу сигналов, обеспечивающих обмен информации между процессором и микросхемой - с одной стороны, и памятью и периферийными устройствами - с другой.

РгР - регистр установки режимов, хранит информацию о режимах работы БИС, к которым относятся "Автозагрузка", "Конец счета-стоп", "Удлиненная запись", "Обычная запись", "Циклический сдвиг приоритета" и "Фиксированный приоритет".

РгР обычно загружается после установки регистра адреса (РгА) и циклов (РгЦ) и сбрасывается подачей сигнала Уст.

Разряды 0...3 РгР разрешают работу соответствующего канала. Разряды 4...7 обеспечивают соответствующий режим работы БИС. Так, при записи "1" в разряд 4 РгР приоритет каждого канала изменяется.

Обслуженный канал будет иметь самый низкий приоритет. Порядок обслуживания каналов устанавливается в соответствии с их номерами 0>>1>2>3>0. Если разряд 4 РгР установлен в "0", то каждый канал будет иметь фиксированный приоритет. Так, канал 0 имеет наивысший приоритет, а канал 3 - самый низкий. При записи "1" в разряд 5 РгР устанавливается режим "Удлиненная запись". В этом режиме продолжительность сигналов «Зп П» и «Зп В/В» увеличивается при отсутствии сигнала готовности внешнего устройства. При этом БИС входит в состояние ожидания.

При записи "1" в разряд 6 РгР устанавливается режим "Конец счета - стоп". В этом случае после появления сигнала КС обслуженный канал окажется запрещенным. Если необходимо продолжить обслуживание данного канала, перепрограммируют его разряд разрешения. При "0" в разряде РгР появление сигнала КС не запрещает повторное обслуживание канала.

При "1" в разряде 7 РгР устанавливается режим "Автозагрузка", позволяющий каналу 2 повторно пропустить массив данных или связать ряд массивов без программного вмешательства.

Регистры канала 3 хранят информацию для переустановки регистров канала 2. После передачи первого массива и появления сигнала К.С содержимое регистров канала 3 передается в соответствующие регистры канала 2. Каждый раз, когда в регистрах канала 2 происходит "подмена" данных информацией регистров канала 3, устанавливается разряд "Флаг обновления данных" в регистре состояния каналов.

РгС - регистр состояния каналов, указывает номер канала, который достиг конца счета. Кроме того, в РгС входит разряд "Флаг обновления данных", описанный выше.

В процессе функционирования в составе микропроцессорной системы микросхема может находиться в одном из состояний: исходном, программирования, ожидания, обслуживания.

В исходное состояние микросхему переводит внешний сигнал Уст. В этом состоянии маскируются все запросы каналов ПД, а буферы А0...А3 переводятся в состояние приема информации. В состоянии программирования МП имеет доступ к внутренним регистрам выбранного канала.

В состоянии ожидания микросхема находится либо от момента окончания программирования до выдачи сигнала ППД, либо в промежутках между циклами ПД.

После получения от МП сигнала «ПЗхв» при наличии сигнала запроса микросхема вырабатывает сигнал ППД (подтверждение прямого доступа) и переходит в состояние обслуживания, в котором системные шины находятся под управлением БИС ПДП.

3.2.5 Программируемый периферийный адаптер КР 580 ВВ 55 (параллельного ввода-вывода)

Аналог INTEL 8255

ППА это однокристальное программируемое устройство параллельного ввода/вывода информации произвольного формата.

С помощью ППА можно осуществлять параллельный двунаправленный обмен информацией с квитированием или без как в режиме программного управления, так и по прерываниям.

В состав ППА входят три двунаправленных 8-разрядных порта А, В, С. Существует три режима работы микросхемы. В режиме 0 все три канала могут быть независимо друг от друга запрограммированы на ввод или вывод информации. Режим 1 позволяет передавать информацию по каналам A и B, используя отдельные биты канала C для управления обменом данными. В режиме 2 канал A приобретает свойство двунаправленной шины, управляемой отдельными битами канала C. Кроме того, возможны установка и сброс отдельных битов канала C.

ППА структурно разбит на две группы (A и B). Группа A включает в себя канал A и старшую тетраду канала C. Группа B состоит из канала B и младшей тетрады канала C.

Познавательные статьи:



Где возникла философия и почему?

Относительная высота сжатой зоны бетона

Сущность проекции Гаусса-Крюгера и использование ее в геодезии

Тарифы на перевозку пассажиров